Aldec Active-HDL 12 SystemC设计开发环境

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Aldec Active-HDL 12 SystemC设计开发环境
  • 软件作者: 网络搜集
  • 更新时间: 2021-02-18
  • 软件大小: 588.3 MB
  • 下载次数:
  • 软件语言: 英文软件
  • 需要金币: 19 金币金币充金币
  • 软件授权: 破解软件
  • 所属栏目: 其它
  • 软件评级: ★★★★★
  • 运行环境: Win7 Win8 Win10 64位

具体版本号:Aldec Active-HDL 12.0.118.7745 Windows 64bit 英文版本

Aldec Active-HDL 12

Aldec,Inc.是混合HDL语言仿真和FPGA和ASIC设计的硬件辅助验证的先驱,已经增强了Active-HDL以支持VHDL-2019(IEEE 1076-2019)中的新功能。这些功能简化了语言,消除了早期版本中存在的某些限制,并引入了新的应用程序编程接口(API)。

还增加了对开源VHDL验证方法(OSVVM)2020.08版的支持。

对OSVVM 2020.08的支持使Active-HDL的用户可以访问免费和开源方法的新需求跟踪,更新的脚本,AXI4完整验证组件以及对独立交易进行建模。

Active-HDL的最新版本还具有SystemVerilog增强功能,包括对实例多维数组的初始支持,对未解析的用户定义的网络类型的初步支持以及对唯一约束的初步支持。

最新版本的Active-HDL中也存在对SystemVerilog的一些非标准扩展。这些措施包括允许通过连续分配来驱动时钟块的可变类型输出,允许使用在子阵列的元素上迭代的foreach循环以及将具有Modport的虚拟接口分配给没有Modport的虚拟接口。

Active-HDL是为开发VHDL,Verilog / SystemVerilog,EDIF和SystemC设计而设计的集成环境。它包括多个设计输入工具,HDL / SystemC编译器,单个仿真内核,几个标准和高级调试工具,图形和文本仿真输出查看器以及许多旨在简化设计,资源文件和库管理的辅助实用程序,以及内置接口,允许在本地或远程计算机上运行模拟,综合或实现,控制源文件的修订,或与提供模拟模型的第三方工具进行通信。

此外,Active-HDL提供了一组功能强大的向导,可帮助创建新的工作空间,设计或设计资源,包括VHDL,Verilog,SystemC源文件,块或状态图,测试平台等。

您还可以通过Active-HDL宏语言的命令来调用您从图形用户界面执行的大多数操作。通过编写自己的宏,可以显着改善测试并使设计处理自动化。 Active-HDL还为Perl和Tcl / Tk提供脚本引擎。通过创建用户定义的脚本,您可以通过添加其他窗口,扩展宏语言以及为外部工具和软件产品提供接口来增强Active-HDL设计环境。

Active-HDL套件还包括VSimSA,VSimSA是独立的VHDL / Verilog / SystemVerilog / EDIF / SystemC仿真环境,设计用于批处理。在功能上,VSimSA完全独立于Active-HDL。 VSimSA与Active-HDL的区别在于缺少图形用户界面(GUI)。 VSimSA命令和程序仅从命令行发布和控制,这在自动化设计测试中特别有用。

Active-HDL 12提供了许多新功能和增强功能,可以简化基于团队的设计,提高设计生产率以及VHDL,Verilog,SystemC,SystemVerilog和EDIF项目的行为,RTL和时序仿真的速度。

Active-HDL 12提供独立于FPGA供应商的版本,并支持所有领先的C / HDL综合和实现工具,这些工具可直接从Active-HDL环境中启动。安装程序将自动安装所有系统库,并允许选择目标FPGA技术和运行HDL仿真所需的特定于供应商的库。

标签:Active-HDL
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